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full：

full信号在写端产生.

在写端，若判断到写指针已经回绕到等于读指针，full信号会被置起。在此期间，读指针可能还在递增，在两个周期的同步时钟后，该新的读指针才会被同步到写时钟域，并将full信号拉低。

即full信号相对来说是比较悲观的（pessimistic），即写端可能因full信号长度比实际的FIFO为空的时间长，而因此多了几个周期停止写操作，稍损失了性能，但功能不受影响。

empty：

empty信号在读端产生. 在读端，若判断到读指针等于同步过来的写指针，则empty信号会被置起。在此期间，写指针可能还在递增，在两个周期的同步时钟后，该新的写指针才会被同步到读时钟域，并将empty信号拉低。 即empty信号相对来说是比较悲观的（pessimistic），即读端可能因此停了两个周期，稍损失了性能，但功能不受影响。

参考资料：

Simulation and Synthesis Techniques for Asynchronous FIFO Design， Clifford E. Cummings

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